時序電路設計實驗報告

篇一：時序邏輯電路實驗報告

二、時序邏輯電路實驗題目

1.試用同步加法計數器74LS161或74LS160)和二4輸入與非門74LS20構成百以內任意進制計數器，並采用LED數碼管顯示計數進制。采用555定時器構成多諧振蕩電路，為同步加法計數器提供時鐘輸入信號。例如，采用同步加法計數器74LS 161構成60進制加法計數器的參考電路如圖2所示。

設計：

一)設計一個固定進制的加法計數器。

1)利用555定時器設計一個可以生時鐘脈沖的多諧振蕩器，使其構成長生脈沖，對同步加法器74LS161輸入信號，根據555定時器構成的多諧振蕩器的周期可定，由圖可的T=T1+T2=0.7RA+RB)C+0.7 RBC=0.7RA+2RB)C，通過改變電阻RA，RB和C的大小，可以改變脈沖的周期。所發電阻為2個510kΩ，C=1uF，則T=0.7RA+2RB)C=0.7x510x3x0.1/1000s=1.071s.

2)利用十六進制的加法計數器74LS61組成百以內任意進制計數器，可以用清零法和置數法改變計數器的技術進制，由於譯碼顯示器可以顯示0.1.2.3….9，所以一片74LS161隻可以控制一個顯示器，就要將一片74LS161改為十進制，最後再利用級聯的74LS161改變數組進制，可以將不同進制的數值用顯示姨媽其顯示出來，下面以33進制為例進行設計，

計圖如下： a.清零法，異步清零信號為????=QA1QB1QC1QD1

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上圖中兩個一碼顯示，左邊是低位顯示，右邊為高位顯示。 3)狀態轉換圖為：

B,置數法，為瞭使顯示數字范圍在0～9，才能使顯示譯碼器顯示0～9，則是置數QA1QB1QC1QD1=0000，,在第一個74LS161與第二個之間對進位信號進行改造，將進位信